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通常用TDR測(cè)試差分阻抗的時(shí)候,時(shí)間坐標(biāo)越往后阻抗就越高。不知是哪些因素造成的這種現(xiàn)象。(聽朋友說有一份專門講這個(gè)的論文。如誰有,希望能共享下,不甚感激)。
下圖,由于線短,所以阻抗高的不是很明顯,抱歉。
TDR測(cè)試特性阻抗.jpg
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TDR的本底噪聲是否有一定的影響。
說到TDR我在這傳一份有關(guān)TDR應(yīng)用中常見的問題,和大家一起分享。(由于本人沒金幣象征性的收點(diǎn))
TDR應(yīng)用常見問題.doc
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這上面有沒有高頻專家啊? 分享一下給兄弟們
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期待高手解惑
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就線材本身結(jié)構(gòu)而言,就會(huì)有這個(gè)特點(diǎn)的存在!你換另外一種角度想想!假定你是用NA測(cè)試的話越高頻的地方衰減會(huì)越大,阻抗也會(huì)隨著頻率的增高而增大,所以不管是什么線材的阻抗會(huì)有一定的公差范圍。你是沒有辦法做到?jīng)]有公差的!你只可以做到公差做得你能做到最小就不錯(cuò)了!(記。┰礁哳l的地方反射會(huì)越大)!!!
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謝謝,5樓你的解答。你說的我明白,可是具體有哪些因素產(chǎn)生的呢?是否可以通過什么方式去改善?(比如:標(biāo)準(zhǔn)線就可以做的很好)
[ks638 在 2010-10-20 9:58:33 編輯過]
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1) 線材樣品的電阻累積﹕電阻有累積效應(yīng)﹐DUT越長﹐累積效應(yīng)會(huì)越明顯﹔
2) 測(cè)量方式﹕很多時(shí)候?yàn)榉奖銣y(cè)試﹐在測(cè)試阻抗時(shí)﹐我們都喜歡采用DUT終端OPEN的方式進(jìn)行測(cè)量﹐而OPEN端阻抗理論上是無窮大﹐從而無形中也會(huì)將測(cè)試曲線尾端拉升﹔如采用終端LOAD方式﹐有可效地減少這種終端拉伸效應(yīng)﹐從而減小測(cè)試誤差。
謝謝
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金幣一下子就沒有了
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不用太糾結(jié)這個(gè)問題,現(xiàn)在測(cè)試阻抗都是測(cè)試線材前端的一小部分,很少有測(cè)試整條線的。
說白了就是能量損失造成的,TDR是發(fā)出幾百毫伏的電壓脈沖信號(hào)來實(shí)現(xiàn)測(cè)試的,電壓信號(hào)從近端走到遠(yuǎn)端是有損失的,阻抗計(jì)算過程可不管你信號(hào)的損失,所以阻抗的曲線是越來越往上偏的。
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學(xué)習(xí)中